Verfahren und Schaltungsanordnung zur Kompensation von Laufzeitunterschieden bei der Taktsynchronisation

Abstract

Verfahren zur Kompensation von Laufzeitunterschieden bei der Taktsynchronisation mehrerer mit einem gemeinsamen Synchrontakt (T) versorgter ASIC's, die zum Teil als Datenquellen (Q1–Qn) und zum Teil als Datensenken (S) arbeiten, wobei von jeder Datenquelle (Q1–Qn) getaktete Informationen über Datenübertragungswege (D1–Dn) mit beliebiger Laufzeit an mindestens eine Datensenke (S) übertragen werden, dadurch gekennzeichnet, daß Laufzeitunterschiede der Datenübertragungswege (D1–Dn) an der Datensenke ermittelt und individuell durch Erzeugung von Verzögerungen ausgeglichen werden.

Claims

Description

Topics

    Download Full PDF Version (Non-Commercial Use)

    Patent Citations (2)

      Publication numberPublication dateAssigneeTitle
      US-6031847-AFebruary 29, 2000Silicon Graphics, IncMethod and system for deskewing parallel bus channels
      US-6320436-B1November 20, 2001Stmicroelectronics LimitedClock skew removal apparatus

    NO-Patent Citations (1)

      Title
      Hyun Lee; Han Quang Nguyen; Potter, D.W.: Design self-synchronized clock distribution networks in an SoC ASIC using DLL with remote clock feedback. In: Proceedings of the ASIC/SOC Conference IEEE, 2000, S. 248-252

    Cited By (0)

      Publication numberPublication dateAssigneeTitle